Preços do CoWoS da TSMC podem subir 20% enquanto demanda por IA prolonga espera por equipamentos para oito meses

Encomendas de chips de IA pressionam oferta de equipamentos e de embalagem avançada

A TSMC está avaliando aumentos de 10% a 20% nos preços dos serviços de embalagem avançada CoWoS, à medida que a demanda por chips de inteligência artificial pressiona a capacidade de produção, segundo informações da cadeia de suprimentos datadas de 27 de outubro de 2026. O prazo de entrega dos equipamentos passou de três a seis meses para seis a oito meses, retardando os esforços para ampliar as fábricas necessárias para dar conta do acúmulo crescente de pedidos.

A pressão vai além dos processadores gráficos usados para treinar e executar sistemas de IA. Unidades centrais de processamento para servidores e chips personalizados também disputam capacidade de embalagem avançada, enquanto processadores cada vez mais complexos exigem mais tempo nos equipamentos de teste. Os fabricantes de chips enfrentam escassez tanto de capacidade de montagem quanto das máquinas necessárias para ampliá-la.

Segundo relatos, a TSMC mudou sua abordagem de compra de equipamentos em resposta a esse cenário. Fornecedores dizem que a empresa fez pedidos neste ano pelos preços vigentes, sem solicitar os descontos ou os recursos adicionais pelo mesmo preço que costumava pedir. Para os fabricantes de equipamentos, garantir datas de entrega passou a ser mais importante para os clientes do que negociar preços menores.

O aumento proposto para os serviços de embalagem continua sendo uma expectativa da cadeia de suprimentos, sem data de início confirmada nem tabela detalhada de preços para os clientes. Os números que circulam para a capacidade futura também são projeções de analistas, e não um compromisso único divulgado pela empresa.

O problema central é que a demanda por IA pode crescer mais rápido do que a construção e a qualificação das linhas de produção. Participantes do setor estimam que uma nova fábrica de embalagem avançada pode levar cerca de três anos entre o início das obras e a operação em plena capacidade de suas etapas de processamento mais lentas. Encomendar mais máquinas é apenas o começo desse processo.

Por que a embalagem avançada se tornou um gargalo

CoWoS significa Chip-on-Wafer-on-Substrate. A tecnologia reúne chips de computação e memória em um conjunto com conexões estreitas, permitindo que grandes volumes de informação circulem rapidamente entre eles. Para processadores potentes de IA, essa conexão é uma parte essencial do funcionamento do produto final.

Os encapsulamentos modernos de IA contêm cada vez mais vários dies de computação, as peças individuais de silício que realizam cálculos, além de memória de alta largura de banda, ou HBM. Essa memória fornece dados rapidamente, permitindo que os processadores passem mais tempo calculando e menos tempo esperando.

Mais componentes significam encapsulamentos maiores e etapas de fabricação mais complexas. Fornecedores de equipamentos afirmam que conjuntos maiores podem reduzir o número de unidades processadas por máquina a cada hora. Assim, uma fábrica pode precisar de equipamentos adicionais apenas para manter o volume atual de entregas à medida que os clientes adotam projetos maiores.

A demanda também está se espalhando por diferentes categorias de produtos. As unidades de processamento gráfico, ou GPUs, continuam no centro da computação de IA, mas processadores centrais para servidores, ou CPUs, e circuitos integrados de aplicação específica, ou ASICs, também estão gerando pedidos. Um ASIC é um chip projetado para uma tarefa específica, e não para uma ampla variedade de usos. Esses produtos ampliam o grupo de clientes que busca acesso aos mesmos recursos especializados de embalagem.

Testes levam mais tempo à medida que os processadores ficam mais complexos

Estimativas da Nomura Securities citadas na reportagem apontam que o teste final dos chips Blackwell da NVIDIA leva cerca de quatro vezes mais tempo do que o da geração Hopper anterior. O Rubin pode exigir cerca de sete vezes o tempo do Hopper. Essas estimativas mostram por que a capacidade de testes está se tornando um gargalo independente, além da montagem.

Os testes verificam se um chip concluído funciona como esperado antes de chegar ao cliente. Quando cada unidade ocupa um equipamento de teste por mais tempo, a mesma máquina consegue processar menos unidades em um dia de trabalho, a menos que os fabricantes alterem o processo ou ampliem a capacidade.

Por isso, as empresas de embalagem precisam coordenar os investimentos em montagem e testes. O aumento da produção em uma etapa pode gerar uma fila crescente na seguinte, caso os equipamentos dessa etapa não acompanhem o ritmo.

Fundições, que fabricam chips para clientes, e empresas terceirizadas de montagem e teste de semicondutores, conhecidas como OSATs, enfrentam essa pressão. Relatos do setor apontam ciclos de teste mais longos como um dos motivos para os fornecedores avaliarem reajustes de 10% a 20% nos preços dos serviços de embalagem.

Datas de entrega ganham prioridade sobre descontos

Fornecedores de equipamentos relatam uma mudança significativa nas negociações com a TSMC. Em rodadas anuais de compras anteriores, a empresa costumava buscar preços menores ou funções adicionais sem pagar mais. Neste ano, segundo os fornecedores, aceitou os preços vigentes sem exigir recursos extras.

Para os fornecedores, isso reduz a pressão para absorver o custo de descontos ou de trabalho adicional de engenharia. Pode ajudar a preservar a margem de lucro dos pedidos, embora a fabricação e a entrega das máquinas ainda dependam da disponibilidade de componentes e da capacidade de usinagem.

Os prazos de entrega dos equipamentos passaram de três a seis meses para seis a oito meses. O limite máximo aumentou em dois meses, enquanto o menor prazo informado dobrou, passando de três para seis meses. Esses prazos dizem respeito a equipamentos de produção; o tempo de entrega de alguns serviços de embalagem também aumentou, mas não foi divulgado um intervalo comparável.

Segundo participantes do setor, fornecedores de componentes e empresas de usinagem estão operando perto do limite de capacidade. Um fabricante de equipamentos que aceita um pedido precisa encaixar a produção de acordo com o cronograma dessas entregas. Um cliente disposto a pagar o preço pedido pode garantir um lugar na fila, mas a máquina ainda precisa ser montada e preparada para uso.

Mesmo pronta, uma fábrica precisa de tempo para produzir

As fábricas de embalagem avançada dependem de uma sequência de operações precisas. Participantes do setor apontam a litografia, a revelação e a colagem de dies entre as etapas que podem limitar a produção. A litografia e a revelação ajudam a criar padrões finos, enquanto a colagem posiciona e fixa os chips individuais.

A etapa mais lenta determina a velocidade com que o trabalho avança pela linha. Melhorar uma estação pode fazer com que o gargalo passe para outra, de modo que a expansão exige mais do que adicionar um único tipo de máquina.

Os equipamentos também precisam de ajustes e validação após a instalação. Os engenheiros devem estabelecer parâmetros capazes de produzir repetidamente encapsulamentos funcionais com um rendimento aceitável, isto é, uma proporção da produção que atenda aos requisitos. Assim, uma fábrica com máquinas instaladas ainda pode estar a meses ou mais de alcançar o nível de produção estável previsto.

A estimativa do setor, de cerca de três anos entre o início das obras e a operação plena das principais etapas que formam gargalos, explica por que anúncios de construção e alívio imediato da oferta podem estar muito distantes entre si. Enquanto isso, prazos de espera por equipamentos de até oito meses limitam a rapidez com que instalações existentes podem adicionar ferramentas de produção.

Projeções apontam aumento de capacidade, mas divergem sobre a escala

Estimativas de analistas divulgadas junto com o relato de 27 de outubro colocam a capacidade CoWoS da TSMC acima de 130 mil wafers por mês em 2026, com meta de 200 mil por mês em 2027. Outras estimativas institucionais situam a capacidade entre 115 mil e 140 mil wafers por mês até o fim de 2026 e em aproximadamente 170 mil por mês em 2027.

O Goldman Sachs projeta capacidade anual de 1,275 milhão de wafers em 2026, 2,73 milhões em 2027 e 3,48 milhões em 2028. Divididos por 12, esses totais anuais resultam em médias mensais de aproximadamente 106.250, 227.500 e 290 mil wafers, respectivamente.

Os números anuais do banco implicam um aumento de cerca de 114% em 2027 e de mais 27% em 2028. As médias mensais e as estimativas de capacidade no fim de um ano medem coisas diferentes: uma fábrica que começa a produzir no fim de dezembro pouco acrescenta ao total daquele ano, mesmo que aumente a capacidade disponível no ano seguinte.

As projeções ainda divergem bastante para 2027, variando de cerca de 170 mil wafers por mês à média anual de 227.500 do Goldman Sachs. Clientes que planejam lançar chips não sabem ao certo quanta capacidade estará disponível nem quando, embora todas as projeções prevejam uma expansão substancial.

Expansão liderada por Taiwan enquanto avançam encapsulamentos maiores

Os planos de expansão da TSMC incluem o desenvolvimento em etapas da unidade AP7, em Chiayi, a instalação de equipamentos na AP8 P2, em Tainan, e capacidade adicional de SoIC na AP6. SoIC é uma tecnologia relacionada para integrar chips em três dimensões. As adições planejadas ampliam as capacidades de embalagem avançada em vários locais, em vez de depender de uma única fábrica nova.

A expansão de CoWoS deve se concentrar principalmente em Tainan e Chiayi. Os planos no exterior incluem uma fábrica de embalagem avançada nos Estados Unidos, identificada como AP1, com produção prevista para 2028.

O presidente do conselho e CEO da TSMC, C.C. Wei, afirmou que CoWoS continua sendo a abordagem preferida pelos clientes. Em declarações relatadas da teleconferência de resultados mais recente, ele disse que a embalagem em uma área equivalente a cinco vezes o tamanho do retículo já estava em produção em massa, com alto rendimento, enquanto versões de nove e 14 vezes o tamanho do retículo estavam em desenvolvimento.

Retículo é o molde com padrões usado na litografia de chips. Neste contexto, os múltiplos do tamanho do retículo indicam o tamanho que uma plataforma de embalagem pode alcançar. Plataformas maiores acomodam mais dies de computação e memória, mas também aumentam as exigências sobre os equipamentos de montagem e o controle do processo.

Um cronograma de desenvolvimento divulgado aponta para 2028 a embalagem em uma área equivalente a 14 vezes o tamanho do retículo. O objetivo é acomodar sistemas de IA maiores em um mesmo encapsulamento e, ao mesmo tempo, ampliar a capacidade de produção necessária para fabricá-los.

CoPoS introduz um formato de produção diferente

A TSMC também está desenvolvendo o Chip-on-Panel-on-Substrate, ou CoPoS. Em vez de usar um wafer circular como formato de trabalho durante a embalagem, a abordagem usa um painel retangular maior. Entre as vantagens pretendidas estão o espaço para conjuntos maiores e o uso mais eficiente da área de processamento.

Painéis retangulares poderiam permitir o processamento de mais encapsulamentos em uma rodada de produção e ajudar a reduzir o custo por unidade. GPUs grandes para IA e ASICs personalizados estão entre as aplicações que devem se beneficiar. Para obter essa economia, são necessários equipamentos, materiais e processos que funcionem de forma confiável em toda a superfície maior.

Informações da cadeia de suprimentos dizem que a instalação dos principais equipamentos para uma linha-piloto de CoPoS foi concluída em fevereiro de 2026, com a montagem completa da linha prevista para junho. As projeções apontam para o início mais cedo da produção em massa em 2028, enquanto outra janela prevista se estende até 2029, seguida por uma adoção mais ampla.

CoWoS continua sendo a principal tecnologia para atender à demanda atual enquanto CoPoS é desenvolvido. Uma abordagem relacionada, a embalagem em painel em nível de wafer com redistribuição, também usa painéis e inclui aplicações como encapsulamentos finos e densamente conectados para dispositivos móveis, veículos e equipamentos conectados.

A lista inicial de fornecedores de CoPoS descrita em relatos do setor inclui Chroma ATE, Scientech, C Sun, GMM, APT, GPTC, Ta Liang Technology, V5 Technologies, Favite e Gudeng Precision. Suas atividades abrangem equipamentos de processamento, inspeção, automação, materiais e suportes. A transição para painéis, portanto, cria trabalho em uma rede de fabricação mais ampla, e não apenas na fábrica de montagem final.

Datas e custos acompanhados pelos clientes

A pressão sobre os serviços de embalagem coincide com aumentos relatados no custo de fabricação dos próprios chips. Segundo relatos, a TSMC definiu aumentos de 3% a 6% nos preços de fabricação de wafers a partir de janeiro de 2027, dependendo da tecnologia de processo, com os maiores reajustes para a produção em 2 e 3 nanômetros.

A fabricação de chips e a embalagem são etapas distintas da conta de produção. Um cliente que use um processo de fabricação avançado e CoWoS pode enfrentar cobranças maiores nas duas etapas. Os percentuais relatados se aplicam a serviços diferentes, portanto o impacto no custo do produto final depende da participação de cada serviço na conta.

Os principais marcos descritos por relatos do setor e projeções de analistas são:

• Fevereiro de 2026: A instalação dos principais equipamentos para a linha-piloto de CoPoS teria sido concluída, com a montagem completa da linha prevista para junho.
• 27 de outubro de 2026: Informações da cadeia de suprimentos apontaram possíveis aumentos de 10% a 20% nos preços de CoWoS e prazos de espera de seis a oito meses para equipamentos.
• Janeiro de 2027: Está previsto o início dos aumentos relatados de 3% a 6% nos preços de fabricação de wafers.
• 2027: A previsão é de uma expansão substancial da capacidade de CoWoS, embora as estimativas divirjam sobre a escala.
• 2028: A fábrica de embalagem AP1, nos Estados Unidos, deve iniciar a produção, e um cronograma tecnológico divulgado aponta para embalagens com área equivalente a 14 vezes o tamanho do retículo.
• 2028 a 2029: Pelas expectativas atuais do setor, CoPoS pode entrar em produção em massa.

Para projetistas de chips e compradores de infraestrutura de IA, o desafio prático é coordenar vagas de fabricação, embalagem e testes com os cronogramas dos produtos. Os investimentos da TSMC respondem indiretamente às três pressões por meio de uma rede de produção maior, mas prazos de entrega de equipamentos, qualificação de processos e aumento do tamanho dos encapsulamentos determinam a rapidez com que esses investimentos se transformam em capacidade utilizável.

Principais pontos

• A TSMC estaria avaliando aumentos de 10% a 20% nos preços de embalagem CoWoS, sem data de implementação confirmada.
• Os prazos de espera por equipamentos de produção chegaram a seis a oito meses, ante três a seis meses anteriormente.
• Encapsulamentos maiores para IA e ciclos de teste mais longos aumentam a quantidade de equipamentos necessária para manter a produção.
• As projeções de capacidade CoWoS preveem rápida expansão, mas divergem bastante para 2027.
• Tainan e Chiayi são centrais para a expansão, enquanto a fábrica AP1, nos Estados Unidos, está prevista para 2028.
• CoPoS pode viabilizar encapsulamentos maiores e reduzir o custo por unidade, com produção em massa prevista entre 2028 e 2029.