TSMC amplia o empacotamento avançado enquanto a demanda por chips de IA supera a capacidade

Pacotes de IA maiores, capacidade mais apertada

A TSMC está ampliando a tecnologia que conecta processadores de IA e memória, com planos para uma plataforma de empacotamento capaz de integrar 20 componentes de memória de alta largura de banda em 2028 e uma versão que acomodará 24 em 2029. As metas mostram como a corrida por hardware de inteligência artificial mais rápido depende agora da montagem de sistemas maiores e mais complexos, além da fabricação de transistores menores.

No Simpósio de Tecnologia de Taiwan de 2026, realizado em Hsinchu em 14 de maio, Yuan Li-pen, vice-presidente de desenvolvimento de negócios da TSMC, anunciou o início da produção em massa, ainda em 2026, de uma plataforma Chip on Wafer on Substrate com tamanho de 5,5 campos de exposição, conhecida como CoWoS. Segundo ele, o rendimento de fabricação ultrapassou 98%. O tamanho do campo de exposição é uma referência baseada na área coberta por um campo de exposição da litografia, permitindo que o setor descreva a escala desses pacotes cada vez maiores.

A expansão vem após um alerta feito pelo presidente do conselho e diretor-executivo C.C. Wei, durante a teleconferência de resultados de 16 de abril: a capacidade de empacotamento avançado ainda estava muito apertada. A TSMC espera que seu orçamento de capital para 2026 se aproxime do limite superior da faixa de US$ 52 bilhões a US$ 56 bilhões, embora esses gastos também cubram a fabricação de chips e outros investimentos, além do empacotamento.

Esses acontecimentos expõem uma restrição que não pode ser resolvida apenas construindo mais fábricas de wafers. Nvidia e AMD precisam tanto de matrizes de processador funcionais quanto de capacidade suficiente para conectá-las à memória. Uma matriz é uma peça individual de silício que contém os circuitos de um chip. Sem o pacote adequado, nem mesmo uma matriz avançada pode se tornar um acelerador de IA pronto.

O problema de capacidade também ultrapassa fronteiras. Segundo informações sobre a rede de fabricação da empresa, os chips fabricados na unidade da TSMC no Arizona ainda são enviados a Taiwan para o empacotamento. Duas unidades de empacotamento planejadas no Arizona poderiam encurtar esse trajeto, mas as datas de conclusão não foram divulgadas.

Por que o pacote agora determina o desempenho

Durante décadas, o avanço dos semicondutores se concentrou em colocar mais transistores em uma única matriz. Gordon Moore, cofundador da Intel, observou que a quantidade de transistores tendia a dobrar aproximadamente a cada dois anos. Transistores menores ajudaram os fabricantes a melhorar o desempenho computacional e a eficiência energética, mas manter esse ritmo se tornou mais difícil e caro.

AMD e Intel começaram a responder antes do atual boom da IA, dividindo processadores grandes em várias matrizes. Funções diferentes podiam usar processos de fabricação distintos, reservando a tecnologia avançada e cara para os circuitos que mais se beneficiavam dela. Matrizes menores também podem melhorar a economia da produção, pois um defeito não precisa inutilizar uma peça enorme de silício.

Para aceleradores de IA, o objetivo imediato costuma ser o desempenho, e não apenas a redução dos custos de fabricação. Circuitos de computação potentes precisam receber dados continuamente. A memória de alta largura de banda, ou HBM, usa matrizes de memória empilhadas e muitas conexões para fornecer dados rapidamente. Colocá-la perto do processador ajuda a evitar que os recursos de computação fiquem ociosos enquanto aguardam informações.

Paul Rousseau, responsável por soluções de empacotamento da TSMC na América do Norte, explicou como o CoWoS resolve esse problema:

"Simplesmente não é possível colocar memória suficiente dentro do chip de computação para aproveitá-lo plenamente. Com a introdução do CoWoS, podemos colocar a memória HBM bem ao lado da unidade de computação de maneira muito eficiente",

O CoWoS é descrito como empacotamento 2,5D porque os componentes de processamento e memória ficam lado a lado em uma estrutura adicional de interconexão, em vez de serem conectados apenas por uma placa de circuito convencional. Essa estrutura, chamada interpositor, permite conexões densas entre os componentes. Assim, o empacotamento passa a fazer parte do projeto do processador, e não é apenas uma carcaça protetora adicionada após a fabricação.

Nvidia e AMD precisam de combinações diferentes

A TSMC introduziu sua técnica de empacotamento 2,5D em 2012 e desenvolveu versões sucessivas. As GPUs Blackwell da Nvidia usam o CoWoS-L, sua geração mais recente mencionada nas reportagens. Segundo informações divulgadas, a Nvidia reservou a maior parte da capacidade CoWoS de ponta da TSMC, o que torna o acesso a essa tecnologia específica uma preocupação para outros clientes.

A evolução do H100 da Nvidia para o Blackwell mostra por que o empacotamento importa, mesmo sem uma mudança drástica no nó de fabricação. O H100 usa o processo de 4 nanômetros da TSMC e CoWoS com memória HBM fornecida pela SK Hynix. O Blackwell usa o processo N4P e memória HBM3e, combinando mudanças no projeto do chip, na memória e na integração, em vez de depender apenas da redução dos transistores.

O MI300 da AMD segue outro caminho. Ele usa as tecnologias de 5 e 6 nanômetros da TSMC, com System on Integrated Chips, ou SoIC, para integração vertical antes que o CoWoS conecte o conjunto à memória HBM. Isso acrescenta outra etapa de empacotamento avançado à sequência de fabricação.

Essa distinção importa na avaliação da escassez. CoWoS e SoIC cumprem funções diferentes, e ampliar um não elimina automaticamente uma restrição no outro. Os clientes também precisam da geração e do tamanho de pacote adequados, e não apenas de acesso a uma capacidade de empacotamento indiferenciada.

A demanda vai além dos pedidos de chips e chega às instalações de computação. O cluster de supercomputação planejado pela Foxconn em Taiwan, anunciado com a Nvidia, prevê um investimento de US$ 1,4 bilhão e tem como meta iniciar as operações no primeiro semestre de 2026. A implantação planejada do Blackwell GB300 ilustra como o fornecimento de aceleradores afeta os cronogramas de infraestrutura de maior escala, embora o anúncio, por si só, não confirme que a instalação já esteja em operação.

A rápida expansão não eliminou a escassez

Rousseau estimou em 80% a taxa de crescimento anual composta da capacidade CoWoS. No simpósio de maio, B.Z. Tien, vice-presidente de operações e engenharia de tecnologia avançada da TSMC, projetou crescimento anual da capacidade superior a 80% para CoWoS e SoIC até 2027. Esses números descrevem o ritmo de expansão, não comprovam que a demanda tenha sido plenamente atendida.

Estimativas anteriores dão uma ideia da escala desse aumento. A capacidade mensal de CoWoS foi estimada em 15 mil unidades em 2023, com previsões de 45 mil a 50 mil até o fim de 2024. Isso representaria de três a aproximadamente 3,3 vezes o nível de 2023. As mesmas informações projetavam cerca de 50 mil unidades até o fim de 2025.

No caso do SoIC, as estimativas passaram de 2 mil unidades mensais no fim de 2023 para uma projeção de 5 mil a 6 mil no fim de 2024, seguidas por 10 mil no fim de 2025. Eram previsões feitas à época, não totais de produção confirmados, e os números de unidades não devem ser tratados como uma medida direta dos aceleradores entregues e prontos.

Reportagens daquele período diziam que Nvidia e AMD haviam reservado capacidade de CoWoS e SoIC até 2024 e 2025. A evidência mais recente de que a pressão continua é a declaração de Wei, em abril de 2026, de que a capacidade de empacotamento avançado permanecia apertada apesar da expansão.

A TSMC converteu unidades antigas de fabricação de wafers para usos de empacotamento e está ampliando duas novas unidades desse tipo em Taiwan. Seu relatório anual de 2025 prevê novos investimentos em instalações de empacotamento avançado em vários locais de Taiwan nos próximos anos. O relatório cita CoWoS, InFO, SoIC e Compact Universal Photonic Engine, ou COUPE, entre as tecnologias de integração em desenvolvimento.

Taiwan continua no centro da rota de fabricação

A expansão de fábricas de wafers da TSMC no exterior ainda não oferece uma cadeia local completa de fabricação para chips avançados de IA. Informações sobre a rede de empacotamento da empresa indicam que os chips fabricados no Arizona ainda são enviados a Taiwan para essa etapa. As unidades de empacotamento planejadas no Arizona atenderiam a uma capacidade que falta no local, em vez de duplicar um serviço já estabelecido.

Jan Vardaman, pesquisador de empacotamento da TechSearch International, afirmou que instalar o empacotamento perto da fábrica de wafers no Arizona reduziria o tempo de processamento ao evitar o transporte de ida e volta entre a Ásia e os Estados Unidos. A TSMC não divulgou quando essas unidades de empacotamento ficarão prontas, portanto ainda não é possível definir uma data certa para que os benefícios comecem.

O cronograma de expansão das fábricas de wafers é mais específico. Na transcrição da teleconferência de resultados de abril, a TSMC afirmou que uma nova fábrica de 3 nanômetros em Tainan começará a produção em volume no primeiro semestre de 2027. A segunda fábrica no Arizona está prevista para o segundo semestre de 2027, e a segunda no Japão, para 2028.

A TSMC também está convertendo equipamentos de 5 nanômetros em Tainan para apoiar a produção de 3 nanômetros e administrando a capacidade flexível entre seus processos N7, N5 e N3. Essas medidas aumentam a produção de wafers, mas o hardware de IA pronto ainda depende do fornecimento correspondente de empacotamento e memória. Por isso, é essencial expandir cada etapa em cronogramas compatíveis para entregar produtos utilizáveis.

Pacotes maiores trazem desafios de engenharia mais difíceis

As próximas plataformas CoWoS têm como objetivo conectar mais componentes de computação e memória em um único conjunto. Yuan afirmou que a plataforma de 2028 chegaria a 14 campos de exposição e integraria 20 componentes HBM, com uma versão compatível com 24 planejada para 2029. Essas são metas de desenvolvimento, não capacidades já disponíveis aos clientes.

O rendimento é uma medida importante porque indica quanto da produção atende ao padrão exigido. O número divulgado por Yuan, superior a 98%, se refere à tecnologia CoWoS da TSMC com tamanho de 5,5 campos de exposição. Também há relatos de rendimento de cerca de 90% para o EMIB-T da Intel e de rendimento na faixa intermediária dos 50% para o processo de 2 nanômetros da Samsung. Esses números não permitem uma comparação direta válida: dizem respeito a tecnologias diferentes, e o dado da Samsung se refere à fabricação de transistores, não ao empacotamento.

Wei apontou o estresse mecânico, o empenamento e os limites térmicos como desafios dos pacotes maiores. O empenamento ocorre quando um conjunto se curva e se afasta do formato previsto, o que pode dificultar a manutenção de conexões precisas. Os limites térmicos dizem respeito à quantidade de calor que o sistema pode gerar e dissipar enquanto opera de forma confiável.

A TSMC também está desenvolvendo o Chip on Panel on Substrate, ou CoPoS. Wei afirmou que a empresa havia construído uma linha-piloto e esperava iniciar a produção alguns anos depois. Ele deixou claro que, na época da teleconferência de abril, os grandes pacotes CoWoS continuavam sendo a principal abordagem para o fornecimento. Uma linha-piloto permite testar métodos de fabricação antes de adotá-los em uma produção comercial mais ampla.

O empilhamento abre outra possibilidade, com ressalva sobre o cronograma

A integração vertical leva essa ideia adiante ao posicionar matrizes umas sobre as outras. A TSMC chama sua tecnologia de SoIC, enquanto a abordagem discutida da Intel é o Foveros Direct. Conexões mais curtas podem permitir que componentes intimamente ligados operem mais como um único chip, embora o empilhamento também torne mais exigentes o gerenciamento de calor e a montagem.

As reportagens divergem quanto ao cronograma dos produtos SoIC. Rousseau descreveu como provável que produtos com essa tecnologia ainda levassem alguns anos, enquanto o relato anterior sobre o MI300 da AMD identifica o SoIC como parte de seu processo de fabricação. Portanto, a declaração mais ampla não deve ser interpretada como uma data para o primeiro uso comercial do SoIC. Ela pode se referir a aplicações futuras, mas seu escopo não foi especificado.

As fabricantes de memória Samsung, SK Hynix e Micron já usam empilhamento vertical na fabricação de suas próprias memórias HBM. Isso é diferente de empilhar matrizes de computação, embora ambos os processos dependam de montagem avançada e conexões precisas.

Outro avanço é a ligação híbrida, que pode substituir conexões salientes por pads de cobre unidos diretamente. Vardaman explicou o benefício elétrico dessa abordagem:

"Em vez de um ressalto, poderíamos fazer uma conexão direta entre os pads, com uma distância quase nula, o que melhora o desempenho energético",

O objetivo é acomodar mais conexões em uma área pequena e encurtar a distância percorrida pelos sinais. Essa é outra forma de melhorar a movimentação de dados sem depender inteiramente de um novo processo de fabricação de transistores.

Intel, parceiros de montagem e fornecedores de equipamentos ganham espaço

A Intel oferece uma abordagem de integração diferente, chamada Embedded Multi-die Interconnect Bridge, ou EMIB. Em vez de usar um interpositor completo para as conexões descritas no CoWoS, ela posiciona pequenas pontes de silício nos pontos em que os componentes precisam se comunicar. Mark Gardner, responsável pelos serviços de fundição da Intel, afirmou que essa abordagem oferece uma vantagem de custo.

Entre os clientes de empacotamento da Intel estão Amazon e Cisco, e Gardner afirmou que a empresa atende clientes desse segmento desde 2022. Reportagens também descrevem planos para a Intel empacotar chips personalizados para SpaceX, xAI e Tesla na Terafab que Elon Musk propõe construir no Texas. Esses planos devem ser diferenciados de uma capacidade de produção em operação ou de entregas concluídas.

Enquanto isso, a TSMC está ampliando suas operações internas de empacotamento e também depende de empresas terceirizadas de montagem e teste de semicondutores, conhecidas como OSATs. Wei confirmou que a capacidade apertada exigia cooperação com esses parceiros. Segundo informações divulgadas, algumas etapas de empacotamento foram atribuídas à ASE e à Amkor, e a ASE espera dobrar suas vendas de empacotamento avançado em 2026.

Os fornecedores de equipamentos estão expostos ao mesmo ciclo de investimentos. Gary Dickerson, diretor-executivo da Applied Materials, afirmou em uma declaração de agosto que a receita de empacotamento deveria crescer mais de 70% naquele ano. O relato não identifica o ano-calendário, portanto o número não deve ser apresentado como uma previsão confirmada para 2026.

Esses acontecimentos mostram que o aumento das operações internas da TSMC não necessariamente exclui empresas especializadas em montagem. Quando a demanda supera a capacidade, a fabricante, seus parceiros e os fornecedores de equipamentos podem todos se beneficiar do mesmo ciclo de expansão.

As próximas datas de produção que importam

Os resultados financeiros oficiais da TSMC dão contexto ao aumento dos investimentos. A receita chegou a US$ 122,42 bilhões em 2025, alta de 35,9% em dólares. Os processos avançados de 7 nanômetros ou menos representaram 74% da receita com wafers, ante 69% em 2024, um aumento de cinco pontos percentuais. Esses números dizem respeito à empresa e ao negócio de wafers, não são uma medida separada da receita de empacotamento.

O relatório anual informa que a tecnologia de 2 nanômetros entrou em produção de alto volume no quarto trimestre de 2025. A TSMC espera iniciar a produção de N2P e A16 no segundo semestre de 2026, confirmando que o desenvolvimento de transistores continua junto com a expansão do empacotamento. O cronograma anunciado inclui agora:

• 16 de abril de 2026: a TSMC confirmou que a capacidade de empacotamento avançado estava apertada e que os gastos de capital ficariam perto do limite superior da faixa de US$ 52 bilhões a US$ 56 bilhões.
• 14 de maio de 2026: executivos anunciaram a produção em massa de CoWoS de 5,5 campos de exposição em 2026 e apresentaram plataformas maiores para o futuro.
• Segundo semestre de 2026: está previsto o início da produção em volume de N2P e A16.
• 2027: está previsto o início da produção de 3 nanômetros em Tainan no primeiro semestre e no Arizona no segundo semestre.
• 2028: está prevista a produção na segunda fábrica do Japão e na plataforma CoWoS de 14 campos de exposição compatível com 20 componentes HBM.
• 2029: está planejada uma versão do CoWoS compatível com 24 componentes HBM.

Ainda falta uma data de conclusão para as unidades de empacotamento planejadas no Arizona e uma data firme para o início da produção comercial do CoPoS. As metas para o CoWoS de maior escala também não indicam quais clientes receberão capacidade nem qual será sua disponibilidade. O desafio da TSMC é transformar a rápida expansão em produção suficiente em cada etapa necessária, mantendo a confiabilidade de conjuntos cada vez maiores.

Principais pontos

• A TSMC afirma que a capacidade de empacotamento avançado continua apertada, apesar da rápida expansão.
• A plataforma CoWoS de 5,5 campos de exposição está programada para entrar em produção em massa em 2026, com rendimento divulgado superior a 98%.
• As plataformas CoWoS maiores têm como objetivo suportar 20 componentes HBM em 2028 e 24 em 2029.
• A produção de wafers no Arizona ainda depende do empacotamento em Taiwan; as datas de conclusão de duas unidades de empacotamento planejadas nos Estados Unidos não foram divulgadas.
• A Nvidia depende do CoWoS, enquanto o MI300 da AMD combina integração vertical SoIC com CoWoS.
• A expectativa é que os gastos de capital da TSMC em 2026 fiquem perto do limite superior da faixa de US$ 52 bilhões a US$ 56 bilhões, que abrange vários investimentos em fabricação.
• Intel, ASE, Amkor e fornecedores de equipamentos ganham espaço à medida que o empacotamento se torna um gargalo no fornecimento de hardware de IA.